教授
温 暁青

集積回路のテスト，故障診断

研究紹介

A: 集積回路テストに関する研究

A01: 集積回路のテストコストの削減

　集積回路のテストコストを削減するには、内部スキャンチェーン数を増やすことが有効であるが、外部スキャン入出力数と内部スキャンチェーン数の差を何らかに形で埋める必要がある。本研究室では、なるべく少ない簡単な付加回路で回路内外のデータ変換を行う方式について研究している。

A02: 論理回路の埋込み自己テスト

　論理回路の埋込みテスト(Logic BIST)は，実速度テスト(At-Speed Test)によるテスト品質の向上の他、最小限の外部アクセスで十分なことからSoC のテストに適しているが、故障検出率の低下、故障診断の複雑化，および多クロック回路においては実装困難などの問題点がある。本研究室では、縮退故障のみならず各種物理欠陥にも有効なテストパターン生成部を含むLogicBIST の新しい方式について研究している。

A03: スキャンテストの高速化

　テスタが数百MHz で動作できるにも関わらず、スキャンチェーンはクロックスキューや過熱の恐れから、数十MHz でしか動作できないため、スキャンテスト時間が増大する要因となっている。テスタクロックの時間分割によって、１本の高速なテスタクロックで複数の低速なスキャンチェーンを効率よく動作させる手法について研究している。

B: テスト容易化設計に関する研究

B01: 最小テスト集合をもつ論理回路の設計法

　論理回路が一定の条件を満たせば、最小テスト集合でテストできることが知られている。本研究室では、単一縮退故障のみならず、遅延故障のようなより複雑な故障モデルをも対象にした環境で、最小テスト集合でテストできる論理回路の設計手法について研究している。

B02: 多電源化によるIDDQ 故障診断の高精度化

　IDDQ(静止状態での電源電流)は、CMOS 回路のテストによく用いられるが、どの故障の影響も同じ電源電流に現れるので、高精度な故障診断が困難な場合がある。本研究室では、独立した電源が複数用いられる場合、IDDQ 故障分解能を最大化するための論理回路の設計手法について研究している。

C: 故障診断に関する研究

C01: X 故障モデルによる故障診断

　集積回路の信頼性向上に重要な故障解析を行うため、故障箇所をより精確に絞り込める故障診断が不可欠である。本研究室では、様々な物理欠陥を表せる新しい故障モデルであるX 故障モデルを用いる高分解能な故障診断手法について研究している。

C02: Per-Test 方式による多重故障診断

　集積回路の超大規模化・超微細化によって、回路に複数の物理欠陥が同時に発生する可能性が大きくなっている。このような多重故障を効率よく診断するための方式として、Per-Test 方式が注目されているが、その有効性の根拠が曖昧である欠点がある。本研究室では、Per-Test 方式の有効性について様々な角度から分析している他、その有効性を確実に高めるテストパターンの生成法についても研究している。